192
TSMC поліпшила технологію упаковки чіпів
— Технології&Авто
SMC активно застосовує метод 2,5 D-упаковки чипів CoWoS (chip on wafer on substrate), за допомогою якого, наприклад, компанія випускає GPU NVIDIA Volta з пам’яттю HBM на спільній основі.
Компанія досягла успіхів у вдосконаленні CoWoS з прицілом на різні високопродуктивні обчислювальні рішення (HPC), повідомляє “3Dnews”.
Як повідомляють джерела, завод, що використовує четверте покоління процесу CoWoS, приступить до масового випуску продукції в 2019 році. У 2020 році TSMC представить п’яте покоління свого процесу CoWoS, яке буде підтримувати втричі більші дизайни – це стане в нагоді для високопродуктивних рішень для серверного ринку і зростаючого попиту на прискорювачі ШІ.
За даними джерел, оновлена упаковка CoWoS вже залучила замовлення від американських розробників графічних прискорювачів і програмованих чіпів, а також великих фірм, що базуються в Китаї. TSMC просуває свою бізнес-модель, що включає не тільки виробництво чіпів, але і їх упаковку, щоб отримати більше замовлень від найбільших світових виробників пристроїв (це зручно замовникам і знижує їхні витрати).
Більша частина продуктів CoWoS, як повідомляє TSMC, відноситься до 16-нм кристалів, але в 2018 році компанія почала розробку процесу CoWoS для 7-нм норм.
За матеріалами: 3dnews.ru
Поділитися новиною
