529
Imec представив технологію, яка вдвічі збільшить щільність розміщення транзисторів
— Технології&Авто
Imec продовжує радувати розробками, що відкривають шлях до виробництва напівпровідників з нормами менше ніж 5-3 нм. Серед інших доповідей на симпозіумі VLSI Technology 2018 розробники центру розповіли про винайдену серію технологічних ланцюжків, що дозволить випускати комплементарні пари польових транзисторів з використанням технологічних норм менше ніж 3 нм (complementary FET, CFET).
Процес виробництва CFET за енергоефективністю та продуктивністю транзисторів може в підсумку перевершити техпроцес FinFET стосовно технологічних норм 3 нм. Більш того, техпроцес CFET відкриває можливість зменшити на 50% розміри як стандартних (цифрових) комірок, так і комірок пам’яті SRAM.
Нагадаємо, що на використанні комплементарних пар транзисторів базуються класичні КМОП (CMOS) техпроцеси виробництва мікросхем.
Це транзистори з різним типом провідності (n і p), але ідентичні або майже ідентичні за параметрами.
Розробники Imec внесли сміливу пропозицію створювати на кристалі компліментарні транзистори не поруч, а один над одним.
У запропонованому Imec ланцюжку операцій з обробки кремнієвої пластини польовий транзистор n-типу (nFET) розташовується над польовим транзистором p-типу (pFET).
За матеріалами: 3dnews.ru
Поділитися новиною
